간단한 Sense Amplifier 동작 원리

 이번 포스팅에서는 sense amplifier 회로의 동작 원리를 간략하게 살펴보겠습니다. Sense amplifier는 charge sharing에 의하여 bit line에 발생하는 아주 작은 전압 차이를 센싱 하고, 이를 증폭시키는 역할을 합니다. 이때 아주 작은 전압이란 수 mV 또는 수십 mV에 해당합니다. 이렇게 증폭시킨 전압을 DB line에 전달하게 됩니다. 회로의 구성은 대개 4개의 트랜지스터와 2개의 인버터 회로로 구성되어 있고, 서로 feedback을 주는 형태로 이루어져 있습니다. 한 쌍의 bit line이 cell array를 pair로 구성하게 되고, 이때 각 bit line에 할당되어 있는 셀의 수는 적게는 128개에서 많게는 1024개까지 정도입니다. 이렇게 많은 셀이 있어도, 동일한 bit line에서 접근하게 되는 cells에는 모두 다른 word line 트랜지스터로 제어되기에, 어떠한 주소 값을 전달받아도, 단 한 개의 cell만 접근되도록 설계되어있습니다. 이때, bit line pair의 전압은 대개 VDD 전압의 절반 값으로 유지하게 됩니다. 이를 위해 pre charge 회로가 필요한데 이는 sense amplifier의 반대쪽 끝부분에 위치하게 됩니다. 물론 이런 구성 방식 외에도 다른 방식이 있으며 해당 방식은 보통 folded bit line 방식이라고 불립니다. Sense amplifier 회로의 동작 순서를 이해하면 cell에 데이터가 어떻게 쓰이고 읽히는지를 보다 상세히 이해할 수 있습니다. 다음은 sense amplifier의 동작 순서에 따른 간략한 설명 및 회로 정의입니다.

 

1. 대기상태: 보통 일반적으로 이 상태에 놓여 있으며, word line 전압의 상태가 off 인 전압(0 또는 마이너스 전압)이고 bit line pre charge 제어신호가 high입니다. 이때 equalizer 트랜지스터와 각 연계된 트랜지스터들이 활성화되어 쌍을 이루고 있는 bit-line이 동일한 전압을 유지하게끔 만듭니다. 대개 해당 전압은 VDD의 절반 값입니다. 이 전압을 pre charge 전압이라고도 합니다.

2. Sensing 대기: 이때는 bit-line pre charge 신호의 활성화가 중단되고, equalizer 트랜지스터와 각 연계된 트랜지스터가 off 상태가 됩니다. 또한 각각의 bit-line들은 이전의 VDD 절반에 해당하는 전압값을 유지하게 됩니다. 전기 신호상, 그 어디에도 연결되어 있지 않은 floating 상태가 되기에 이상적으로 leakage가 존재하지 않습니다.

3. Charge sharing단계: Row decoder에 의해서 외부에서 입력되는 주소 값을 입력받아, 단일 word line이 선택됩니다. 이후 해당 word line의 전압을 boot-strapping 전압까지 상승하게 됩니다. 보통 DDR4의 경우 1.5V 정도가 됩니다. 이후에 선택된 word line에 연결된 셀의 전하가 해당 bit line으로 전송되고, 이때 해당 bit line의 전압은 셀에 있던 데이터의 값만큼 움직이게 됩니다. 한편, 반대쪽에 연결되어 있는 bit line의 전압은 pre charge 전압값만큼을 유지하게 됩니다.

4. Sense amplifies 단계: 이때부터 sense amplifies 회로부가 동작하게 되는데, 한쪽의 전압이 VDD 절반 값에서부터 천천히 감소하여 NMOS sense amplifies를 활성화시키게 됩니다. 이후에 bit line pair의 전압 차이를 증폭시켜줍니다. 또한 bit line과는 달리 bit line bar의 전압은 변하지 않습니다.

5. Sense amplifies 동작 종료 단계: Bit line pair의 전압 차이가 나타나게 되면 sense amplifies 회로부의 전압을 변화시켜 bit line을 완전 discharge 상태로 만듭니다. 이때 word line은 1에 해당하는 전압을 유지하고 있기에, 선택된 cells의 bit line에 연결되어 cell data 값이 0V로 떨어집니다. 이 과정은 추후 기술할 Refresh 동작에 해당합니다. 일정 시간 이후에, sensing 된 data 값을 data bus를 통하여 외부에서 읽을 수 있게끔 합니다.

6. Equalize and standby 동작: 읽기 또는 쓰기 동작이 완료된 이후, word line의 전압을 하강시켜 메모리 셀의 data를 원래의 값으로 저장하게 됩니다. 그다음에 동작할 수 있는 읽기나 쓰기 동작에 대비하여 bit line pair의 전압을 pre charge 하여 줍니다.

 

 여기에 설명된 회로는 일반적인 sense amplifies의 기본 동작에 관한 설명입니다. 해당 회로에서는 S#에 해당하는 신호가 천천히 변화되고, RTO에 해당하는 신로는 빨리 변한다는 가정하에 설명된 상태입니다. 여기서 알 수 있듯이, RTO와 S#의 활성화 timing을 다르게 하여 주면, sense amplifies를 흐르는 전류들이 줄어드는 효과가 있습니다. 그러나 이러한 관통 전류의 timing에 의존성은 상대적으로 작으며, 이보다는 sense amplifies의 감도는 높이기 위하여 이와 같은 방식으로 설계되어 있는 회로에 대하여 설명하였습니다. 물론, RTO와 S#의 신호 변화를 동시에 활성화하는 것도 가능합니다. 이렇게 하면 회로의 감도를 유지할 수 있게 되고, sensing 부분의 동작 속도가 빨라지게 됩니다. 그렇기 때문에 해당 방식 또한 다른 DRAM에서 많이 사용되고 있습니다. 이 부분에 대한 자세한 설명은 생략하도록 하겠습니다.

 

-참고문헌-

• Memory Systems: Cache, DRAM and Cross-Cutting Issue, Bruce Jacob 외, Elsevier.
• DRAM 회로설계, 최성대 외, 홍릉과학출판사